嗯的回答：
用普通语音的方式解释一下程式执行的顺序和规则：
首先定义了一个字串指标阵列，最后一个指向的字串是"end"
主函式呼叫displaynames显示这个阵列指向的所有字串(不包括最后的那个end)
displaynames函式：
判断当前提供的字串指标指向的字串是否逗end地，如果是，直接返回，什么也不做；
否则用当前字串指标的下一位置指标呼叫另一个displaynames函式，等它返回后将当前不等于end的字串printf出来并等待键盘输入一个字元后返**用者
结果就是，会倒序输出所有字串，最终返回主函式并结束执行
这里会呼叫多个displaynames函式，每个函式呼叫时呼叫者不同，但处理相同而已。你可以简单理解为，呼叫基础displaynames你就写几遍displaynames函式，第1次取名并呼叫的是displaynames1，...，第n次呼叫的是displaynamesn，每个函式的执行除返回值以外(displaynames没有返回值)不互相影响
️verilog hdl语言释义
heart阿飞的回答：
那是因为你之前肯定学了c语言之类的软体设计语言，具体的电路如何联络起来？
首先，思想转变，逻辑语句都是并行的触发的，是由暂存器和闸电路组成的你需要先熟悉各个基本的逻辑单元的构成，比如：d触发器，基本的闸电路，比如：或门，与门，等；尝试用基本的闸电路来搭建电路，照着你搭建的电路来用veriloghdl语言来描述出来；
同理，当你对这些基本闸电路都比较了解了，你可以根据verilog**来手动绘出电路，
如此，你就不会带队电路感到陌生了。。。
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